High Bandwidth Memory

High Bandwidth Memory (HBM) – wysokiej wydajności interfejs pamięci RAM dla 3D DRAM-ów firm AMD i Hynix. Ma on być stosowany w połączeniu z akceleratorami grafiki o wysokiej wydajności oraz urządzeniami sieciowymi. Pierwsze urządzenia do stosowania HBM to procesory Fiji firmy AMD.

Pamięć HBM została przyjęta przez JEDEC (Joint Electron Devices Engineering Council) jako standard branżowy w październiku 2013 roku. Druga generacja, HBM2, została zaakceptowana przez JEDEC w styczniu 2016 roku[1].

Technologia

HBM osiąga wyższą przepustowość przy mniejszym zużyciu energii oraz wyraźnie mniejszej wielkości niż DDR4 lub GDDR5. Efekt ten jest osiągany dzięki zestawieniu w stos do ośmiu matryc DRAM, w tym opcjonalnej matrycy podstawowej z kontrolerem pamięci, które są połączone za pomocą przepustów przelotowych (TSV) i mikro wypustów. Technologia HBM jest zasadniczo podobna, ale niekompatybilna z interfejsem Hybrid Memory Cube opracowanym przez Micron Technology.

Magistrala pamięci HBM jest bardzo szeroka w porównaniu do innych pamięci DRAM, takich jak DDR4 lub GDDR5. Stanowi ją stos czterech matryc DRAM (4-Hi) z dwoma 128-bitowymi kanałami na matrycę, łącznie 8 kanałów i szerokość 1024 bitów. Karta graficzna/układ GPU z czterema stosami 4-Hi HBM miałaby zatem szynę pamięci o szerokości 4096 bitów. Dla porównania szerokość magistrali pamięci GDDR wynosi 32 bity, z 16 kanałami dla karty graficznej z 512-bitowym interfejsem pamięci. HBM obsługuje do 4 GB na pakiet.

Większa liczba połączeń z pamięcią, w stosunku do DDR4 lub GDDR5, wymagała nowej metody połączenia pamięci HBM z GPU (lub innym procesorem). AMD i Nvidia wykorzystały specjalnie zbudowane chipy krzemowe, zwane interposerami, do połączenia pamięci i GPU. Interposer ma tę dodatkową zaletę, że wymaga fizycznego zamknięcia pamięci i procesora, co zmniejsza liczbę ścieżek pamięci. Jednakże, ponieważ wytwarzanie przyrządu półprzewodnikowego jest znacznie droższe niż wytwarzanie płytek z obwodem drukowanym, zwiększa to koszt końcowego produktu.

Interfejs

Pamięć HBM DRAM jest ściśle sprzężona z matrycą obliczeniową hosta z rozproszonym interfejsem. Interfejs jest podzielony na niezależne kanały. Każdy kanał jest całkowicie niezależny od innych. Kanały niekoniecznie są synchroniczne względem siebie. Pamięć HBM DRAM wykorzystuje architekturę o szerokim interfejsie, aby osiągnąć wysoką szybkość i niskie zużycie energii. Pamięć HBM DRAM wykorzystuje taktujący zegar o częstotliwości 500 MHz CK_t/CK_c. Polecenia są rejestrowane przy narastającym zboczu CK_t, CK_c. Każdy interfejs kanału utrzymuje 128-bitową magistralę danych działającą z szybkościami danych DDR. HBM obsługuje szybkość transferu 1 GT/s na pin (transfer 1 bit), co daje ogólną przepustowość pakietu 128 GB/s.[2]

HBM 2

Druga generacja pamięci o wysokiej przepustowości, HBM 2, również łączy do ośmiu matryc na stos i podwaja szybkość transferu pinów do 2 GT / s. Zachowując dostęp do szerokości 1024 bitów, HBM2 jest w stanie osiągnąć przepustowość pamięci 256 GB/s na pakiet. Specyfikacja HBM2 dopuszcza do 8 GB na pakiet. Przewiduje się, że HBM2 będzie szczególnie przydatna dla wymagających aplikacji konsumenckich, takich jak rzeczywistość wirtualna[3].

W dniu 19 stycznia 2016 r. Samsung ogłosił możliwość rozpoczęcia masowej produkcji HBM2, z prędkością do 4 GB na jeden stos.[4]Również SK Hynix ogłosił, w sierpniu 2016 r., dostępność stosów o prędkości 4 GB.

HBM 3

Trzecia generacja pamięci o wysokiej przepustowości, HBM 3, została ogłoszona w 2016 roku. Oczekuje się, że HBM3 zaoferuje większą pojemność pamięci, większą przepustowość, niższe napięcie i niższe koszty. Zwiększona gęstość będzie pochodzić z większej gęstości na matrycę i większej liczby stosów kości na chip. Spodziewana przepustowość ma wynieść 512 GB/s lub więcej. Nie ogłoszono daty premiery, chociaż Samsung spodziewa się produkcji seryjnej do 2020 roku.

Historia

Rozwój pamięci o wysokiej przepustowości rozpoczął się w AMD w 2008 roku, miał on na celu rozwiązanie problemu coraz większego zużycia energii oraz zmniejszenie współczynnika kształtu pamięci komputera. AMD opracował, w zespole kierowanym przez Bryana Blacka, między innymi procedury rozwiązywania problemów z układaniem kości pamięci. Partnerzy z branży pamięci (SK Hynix), interposerów (UMC) i branży opakowań (Amkor Technology i ASE) uzyskali pomoc w realizacji ich wizji HBM. Produkcja seryjna rozpoczęła się w zakładzie Hynix w Icheon w Korei w 2015 roku.

HBM została zaproponowana przez AMD i SK Hynix w 2010 r., a przyjęta jako standard branżowy JESD235 przez JEDEC od października 2013 r. Pierwszym chipem wykorzystującym HBM jest Fidżi firmy AMD, który został wypuszczony na rynek w czerwcu 2015 r. zasilając Radeon R9 Fury X tej samej firmy.

HBM2 zostało zaakceptowane przez JEDEC jako standard JESD235a w styczniu 2016 r. Pierwszym chipem GPU wykorzystującym HBM2 jest Nvidia Tesla P100, która została oficjalnie ogłoszona w kwietniu 2016 r.[5]

Przyszłość

Na Hot Chips w sierpniu 2016 roku, zarówno Samsung, jak i Hynix ogłosili technologie pamięci HBM następnej generacji. Obie firmy zapowiadały produkty o wysokiej wydajności, które powinny mieć zwiększoną gęstość, większą przepustowość i niższą moc. Samsung ogłosił także tańszą wersję HBM mając na celu zdobywanie rynków masowych. Usunięcie matrycy buforującej i zmniejszenie liczby przekładek TSV obniży koszt, jednak za cenę zmniejszonej całkowitej przepustowości (do 200 GB/s).

Przypisy

  1. ↑ JESD235a: High Bandwidth Memory 2, 12 stycznia 2016.
  2. ↑ High-Bandwidth Memory (HBM), 2015.
  3. ↑ NVIDIA Unveils Pascal GPU: 16GB of memory, 1TB/s Bandwidth, 24 stycznia 2016.
  4. ↑ Samsung Begins Mass Producing World’s Fastest DRAM – Based on Newest High Bandwidth Memory (HBM) Interface.
  5. ↑ NVIDIA Tesla P100: The Most Advanced Data Center GPU Ever Built.

Bibliografia

Typy pamięci DRAM